楷登电子（美国 Cadence 公司，NASDAQ：CDNS）近日宣布推出 Cadence® Joules™ RTL Design Studio---这款新的解决方案可为用户提供实用的洞察，有助于加快寄存器传输级（RTL）设计和实现流程。前端设计人员可以在一个统一的界面使用数字设计分析和调试功能，在进入实现阶段之前全面优化 RTL 设计。借助这一解决方案，用户可以通过 Cadence 领先的 AI 产品系列，利用生成式 AI 进行 RTL 设计探索和大数据分析。Joules RTL Design Studio 有助于用户快速准确地得出物理估计值，最多可将 RTL 生产力提升 5 倍，并实现高达 25% 的结果质量（QoR）改善。

　　Joules RTL Design Studio 扩充了 Cadence 现有的 Joules RTL Power Solution 解决方案，通过增加对功率、性能、面积和拥塞（PPAC）的可见性，覆盖了物理设计的方方面面。此外，这款新工具还附带一系列有助于提升生产力的功能和优势，包括：

　　“现在，RTL 设计人员可以快速获取 PPAC 调试所需的所有物理信息。以往，他们只能等到实现阶段才能获得这些信息，而这个过程短则几天，长则数周，”Cadence 高级副总裁兼数字与签核事业部总经理 Chin-Chi Teng 博士表示，“Joules RTL Design Studio 让设计人员可以尽早发现并及时解决各种挑战，最终加快产品上市。我们的此番努力再次兑现了我们的初始目标：将 RTL 收敛速度提升 5 倍，并实现 25% 的结果质量改善。”

　　Joules RTL Design Studio 是更广泛的 Cadence 数字全流程的一部分，助力客户加快设计收敛。新推出的工具和更广泛的流程支持公司的智能系统设计（Intelligent System Design™）战略，旨在实现系统级芯片（SoC）卓越设计。

　　“我们的工程师实现了高效的分析，将生产力提高了 2-3 倍，大大减少了 RTL 设计师和实现团队之间的迭代。Joules RTL Design Studio 为我们提供了一种强大、高效的方法，使我们可以根据逻辑和物理原因查找时序违例问题并对其进行分类，还可以执行瓶颈分析，对 RTL、原理图和 layout 进行交叉查询。与我们之前使用的从前至后的设计流程相比，我们现在能够更早发现设计问题。将其与 Cadence 数字全流程（Genus Synthesis Solution、Innovus Implementation System 和 Tempus Timing Signoff Solution）一起使用，有助于显著缩短我们的设计工期。除了目前正在进行的设计外，我们还计划使用 Joules RTL Design Studio 来提高未来项目的设计效率。”

　　“我们的 RTL 设计团队致力于打造优异的硅产品，以更高的性能和更低的功耗提供更智能的用户体验。要想实现这一目标，他们需要基于对功率、性能、面积和拥塞的早期估计做出设计决策。Joules RTL Design Studio 能够实现精确的物理原型验证，让我们的设计人员可以信心满满地大胆创新，减少了前端和后端团队之间的迭代，因此联发科可以更快地将各种独具优势的产品推向市场。”

　　“在设计周期的早期阶段找到 RTL 瓶颈对于 IP 开发至关重要，这有助于实现快速更新，提高 RTL 质量并改善 PPA 结果。特别是对于 Arm，Joules RTL Design Studio 可以帮助我们找到与拥塞和深层逻辑相关的问题所在，从而节省寻找根本原因的大量时间。”

　　“随着系统级芯片的功耗密度不断增加，高能效设计的重要性与日俱增。为此，我们在进一步增强 RTL 层面的优化方面付出了不懈努力。现在，通过利用 Cadence 的 Joules RTL Design Studio，我们能够在设计阶段的早期进行高效准确的功率细化分析。它能够进行功耗预测，助力我们快速完成 RTL 优化迭代，确保设计团队显著加速 RTL 优化。”